华为何庭波再度发布韬定律论文更新
本文约3589字，预计阅读时间6分钟
文 | 第一财经 李娜
一枚极易因"过热"而受限的三维堆叠芯片，为何偏偏能实现更低的能耗？
9月4日，华为半导体业务掌舵人何庭波再度亮相中国科学院科技论文预印本平台ChinaXiv，发表题为《Huawei's τ Chip Was Supposed to Melt?》的学术论文，试图从芯片内部数据流转机制与电路拓扑设计的角度揭示这一反直觉现象。
早在今年五月，华为便正式提出了"韬定律"，旨在为后摩尔时代半导体的技术迭代开辟全新赛道。此番论文更新，则是华为向外界系统阐释"τ芯片"如何借助电路架构的重塑、信号通路的大幅缩短以及时延的有效压缩，将"时间维度的创新"落地为芯片在性能、能效与热管理方面的实质性飞跃，同时也正面回应了业界关于堆叠芯片"密度越高、发热越猛"的普遍疑虑。
何庭波的核心论断并非"三维堆叠天生就更省功"，而是指出过往对芯片能耗的审视，往往过度聚焦于"晶体管运算"环节，却严重低估了数据在芯片内部搬运过程中所付出的能量代价。
"我们所能展望的τ的每一种未来形态，皆因功耗而立，也因功耗而亡。时间裕度不过是工具，能量才是真正的桂冠。这条定律在未来十年将被衡量的尺度，绝非折叠堆叠的速度有多快，而是它们在疾驰时燃烧了多少燃料。那枚理应熔毁的τ芯片，恰恰运转得更加清凉——并非因为折叠才降温，而是折叠本身就是答案。说到底，τ（韬）的舞台远不止一方天地。"何庭波如此写道。
**芯片理应更烫，为何反而更凉？**
在何庭波的观察中，若问芯片工程师们未来最关键的攻关方向，"三维集成"大概率会收获最高票数；但若追问究竟是什么因素最终可能扼杀三维集成的前景，许多资深从业者不约而同地指向同一个字——"热"。
道理其实并不晦涩。将更多晶体管塞进同等面积的基底之上，意味着单位面积内器件密度攀升，所产生的电能终将转化为热能；而在垂直堆叠构型中，底层晶体管释放的热量还必须穿透上方各层介质才能逸出。一旦热量积压无法顺畅导出，芯片温度攀升便会连锁性地拖累主频、推高功耗并损害长期可靠性。
正因如此，在何庭波勾勒的传统发展轨迹中，三维堆叠仿佛天然背负着一重悖论：芯片尺寸越小、晶体管数目越多、堆叠层数越高，热设计的压力就越发严峻。
然而何庭波指出，这里潜藏着一个极易被忽视的事实：芯片消耗的能量，不仅仅来源于"算"，更来源于"搬"。
她在文中打了一个颇为生动的比方：一个人工作日里的精力消耗，主要并非来自伏案办公的那几个钟头，上下班通勤同样吞噬着巨量体力。芯片亦然——晶体管执行逻辑运算固然耗能，但数据在晶体管之间、模块之间乃至不同电路层级间长距离穿梭，同样在默默"烧钱"。
据文中所述，在典型的手机使用场景中，动态功耗可占据总功耗的大约九成；而动态功耗除晶体管通断外，还涵盖电信号沿金属走线的传播损耗。随着工艺节点持续微缩，互连电容对能耗的贡献日益显著，在某些情形下，真正"昂贵"的并非晶体管的"思考"，而是数据在芯片内部的"赶路"。
LogicFolding正是瞄准了这一痛点。
何庭波强调，τ定律绝非单纯地将芯片物理上叠成多层，而是要从根本上改写信号的传播路径。在传统平面芯片中，若干关键互联不得不横向跨越相当长的距离；而LogicFolding则将部分电路重新规划为上、下两层，使原本冗长的水平走线变为更短的垂直连接。
据文章透露，在若干典型处理器内核中，该方式可将平均连线长度削减约两成，关键路径上的个别走线最长可缩减七成。以一个处理单元为例，时钟网络布线长度缩短了百分之二十八，时钟缓冲器数目也从约四万三千六百个降至一万九千个。由此观之，所谓"折叠"绝非粗暴地将更多晶体管摞在一起，而是在重新编排晶体管之间的邻接关系：让数据少绕远路。
**τ究竟颠覆了什么？**
二〇二六年五月，何庭波在IEEE国际固态电路大会的相关活动中首次系统阐述τ定律与LogicFolding理念。华为此前已披露，数百款芯片正依据τ原理开展设计与批量生产，并计划于二〇二六年秋季推出首颗搭载LogicFolding工艺的麒麟芯片。
但真正值得深究的并非"折叠"这一操作本身，而是华为能否实证该方法能够持续兑现可观的性能、能效与集成度红利。
何庭波在论文中列出的首批量化成果源自麒麟2026。按其披露，芯片晶体管密度由先前每平方毫米约一亿五千五百万颗跃升至两亿三千八百万颗，增幅约为百分之五十五。在维持同等算力输出的前提下，NPU能耗削减六成以上，GPU下降近六成，CPU高性能核下降逾四成。
其中NPU的表现尤为亮眼：在相同的二十九TOPS算力指标下，主频降低了百分之六十三，供电电压从零点八五伏压至零点五五伏，终端功耗骤降百分之六十六，功耗密度更是缩水百分之七十三。GPU亦沿用相近策略，在维持六十幺FPS渲染帧率不变的情况下，电压下调约两百毫伏，功耗同步缩减百分之五十八。
不过，何庭波并未将LogicFolding包装成"凡折叠必省功"的万能公式。
以数字信号处理器为例：初代折叠方案中，执行同等任务的功耗确实下降了四分之一，但芯片版图面积缩小了四成，导致功耗密度不降反升了百分之二十四。文中提到，到了麒麟2027的DSP设计阶段，这一短板已被修补，功耗降幅扩大至百分之四十七，功耗密度也回落至优于原始平面方案的水平。
这表明，τ定律所破解的并非一道简单的"省电"算术题，而是为芯片设计师开辟了重新调配性能、版图面积与能耗三者关系的更大自由度。
然而，最核心的变量依然是功耗。这一点也是何庭波在这篇论文中反复强调的一个关键边界：τ是时间缩放法则，而非能量缩放法则。
芯片运转速度加快，绝不等于它必然更省功。恰恰相反，倘若设计者将因缩短信号路径而赢得的全部时间裕量悉数投入提频和拉高算力，芯片完全有可能比从前消耗更多的电力。
因此，LogicFolding的真正价值所在，是将省出来的"时间"兑换为其他维度的收益。例如，软件层面可通过增大并行任务占比来压缩串行瓶颈；硬件层面则可借机增设并行电路、精简数据通路，从而同步压低时延与能耗。
NPU便是最佳注脚。何庭波介绍，上一代设计中采用一个大核搭配两颗能效核的架构；LogicFolding腾出的晶体管预算被用于扩充计算核心数量，最终构建出更宽幅的并行阵列，在更低的工作电压下实现了更高的吞吐量。
但同样的思路移植到CPU上便没那么顺遂。
CPU承载的大量任务具有更强的顺序依赖特征，难以简单地靠倍增核心来化解。因此文中公布的数据也印证了这一点：CPU高性能核所获得的增益相较于NPU和GPU明显收敛。何庭波判断，该领域仍需更精密的微架构设计、更完善的EDA工具链支撑以及更长周期的流片验证，前方仍有广阔的摸索空间。
**下一阶段的真正难点何在？**
LogicFolding固然能压缩数据传输距离、削减特定模块的功耗，但三维结构固有的散热难题并未就此烟消云散。反过来看，底层硅片中产生的热量依旧必须经由上层结构向外传递。
何庭波的解读是：评估热风险不能仅盯着芯片的总发热量，更要关注热量究竟聚集在哪些区域，以及晶体管结温达到了多少。
在同等性能输出下，若LogicFolding能够有效压低总功耗，则整片芯片的热负担实际上是在减轻的；与此同时，通过重新调度各功能模块的物理位置，可以让高热源彼此错开，避免多个热点在同一垂直轴线上叠加。
据文中说明，麒麟2026采取的是较为审慎的策略——并非将所有电路一刀切地垂直堆叠，而是优先对关键路径实施折叠，并同步进行热感知的布局优化。
换言之，"芯片本该烧穿却反而更凉"并非因为三维堆叠忽然攻克了散热顽疾，而是因为设计者力图从根源上削减需要耗散的能量总量，并对热量生成的空间分布进行了再规划。
当然，这些收益并非毫无代价。
混合键合的接触间距控制、上下层间的机械应力管理、化学机械抛光与湿法清洗工艺、晶圆翘曲抑制、套刻对准精度，以及愈发复杂的EDA建模与功能验证……这些都是τ路线继续前行必须逐一攻克的工程关卡。何庭波在文中预估，未来三到五年间仍需密集探索，方能进一步拓宽LogicFolding的适用边界。
从这个维度来看，华为当下亟需证明的并非"芯片可以被折起来"，而是折起来之后，能否锻造出一条可持续复制、可逐代迭代的芯片进化路径。
传统制程遵循的逻辑是不断"做小"，而τ定律试图探寻的是另一番图景：未必非要一味追求晶体管尺寸的极限微缩，而是让它们彼此贴得更紧，让数据少跑几段冤枉路，再将由此解放出的时间与空间，转化为更低的功耗、更高的算力或更多的器件数量。
"在古希腊神话中，西西弗斯被判永远将巨石推向山顶，却只能目送它滚落、一切归零重来。τ缩放定律下的工程实践有着如出一辙的节奏：折叠芯片、赢取时间裕度、将其投注于功耗优化——而后新一代产品登场，巨石再度滑落。上述折叠布线并非意在跳出这一轮回，而是又一次推石之举。我们的叙事与神话产生分野的地方在于：这座山峰是有坡度的——每一轮循环都会沉淀下一颗算力更强、能耗更低的芯片，而那些层层累加的高度，正是整个行业所定义的'进步'。"何庭波如是说。
这或许才是τ定律眼下最具启示意义的所在。
它尚非一条已被产业界充分验证的全新"摩尔定律"，而是华为在传统几何缩放日趋艰难之际，为芯片产业谋求的第二增长曲线。真正的试金石，也不在于首颗τ芯片能否顺利点亮，而在于这套方法论能否跨越一个个产品世代，在功耗、性能、良率与成本之间寻获一份经得起时间检验的动态均衡。
而那枚"理当烧毁"的τ芯片，华为至少已经交出了一份颇具启发性的答卷：有时，芯片变得更加复杂、更加立体，并不意味着它注定要吞食更多能量——它也有可能，反而变得更加从容、更加清凉。
微信编辑 | 苏小
投稿邮箱：bianjibu@yicai.com
商务合作：business@yicai.com